国产EDA缺陷率从34.8%降到3.1%，海思靠什么机制？

2020年，全球三大EDA厂商同步对海思执行全产品线断供。海思彻底失去了工具更新和技术支持，芯片设计被迫停摆——这不是一个“慢慢找替代”的故事，而是“明天没有工具可用”的生存问题。 但这件事阴差阳错地解决了一个国产EDA此前十几年没解决的问题。 国产EDA厂商不缺钱，也不缺算法人才。华大九天2025年营收13.2亿元，研发投入占营收常年七成上下，概伦、广立微也在五六成，这个投入强度放在任何行业都算狠。它们缺的是一样东西：一份“缺陷清单”。 Synopsys、Cadence、Siemens EDA真正的护城河不是几万件专利或几千万行代码，而是一份没人看得见的清单——上面记着过去三十多年，全世界最难的芯片在它们工具上撞出来的每一个坑，以及后来怎么填的。这份清单买不到，只能被真实的设计反复撞出来。 国产EDA厂商成立时间短，接入高复杂度真实设计的机会少，连自己的工具哪里不行都不知道。 这就是海思作为“主心骨”的第一层价值：它手里攥着全国最难的那批芯片设计，而且愿意拿出来让国产工具撞。 但光有场景还不够。场景开放之后，海思需要一套机制把“撞坑”这件事系统化。这套机制的核心，是三道质量防护网中间夹着的一层叫“碧玄岩”的东西。 三代人没撞完的坑，用一张网筛出来 先说没有碧玄岩时的情况。 海思给物理设计工具搭了三道质量防护网。第一道在国产EDA供应商自己手里，做功能、性能和feature级验证。第三道在红区——海思内部最高密级的区域，存着麒麟、昇腾、鲲鹏全系列真实历史设计案例，做最终量产级验证。 过去面对美国三大家，这两道就够了。人家的工具自己就有那份清单，α和β阶段的验证自己完成，海思只需要在门口把关。但面对国产工具，这套不灵了——国产厂商手里的案例不足以支撑自己完成α和β阶段测试，前面的网太稀，后面的网就被砸得满头包。 以RC寄生参数提取工具为例，只有第一道和第三道的时候，拦得住的问题占65.2%， 接近三分之一会直接流到海思工程师手里 。 用户本来就不情愿换国产工具，再让他扛三分之一的坑，工程师的情绪可想而知——海思内部的工程师不吃“内部关系”这一套，华为半导体CIO刁焱秋的原话是，除非工具有非常大的竞争力跃迁，兄弟部门不会因为你是国产就降低验收标准，反而要求更高。 于是有了中间那道“碧玄岩”。 这个团队的运作方式不像传统的芯片测试。碧玄岩设在华为公司外部，团队里的人并没有很强的芯片设计功底。他们的做法是：海思把红区里的一部分真实案例向他们开放，让他们分析麒麟、昇腾、鲲鹏这些巨大模块里，出问题的到底是哪一个pattern。 找到之后，在外部用一块很小的版图把问题复现出来。 复现的pattern多到一定程度，规律自己就浮出来了。他们开始举一反三，不断造新的探测场景。这种“把复杂案例里的各种组合抽出来，降到小规模再扩展”的方法，被麒麟芯片软件测试的总负责人评价为“这不就是我们麒麟的设计建模吗”。 效果立竿见影。加上碧玄岩之后，RC寄生参数提取工具流到用户手里的问题从34.8%降到3.1%，缺陷解决率达到96.9%。EMIR工具的遗漏率从大约40%降到3.7%。 把1/3的缺陷率压到3%，不是量的差别，是用户愿不愿意用的差别。碧玄岩做的是把缺陷发现这件事从设计能力里剥离出来，单独工程化——一个看起来不太懂芯片设计的团队，反过来发现了大量连海思过去面对三大家时引以为豪的那套防护网都没能拦住的漏洞。 这就是碧玄岩的价值，是国产工具从“实验室可运行”到“工程师敢在量产项目里用”的核心转折点。 几十万用例 + 每月400版，人造三十年历史 碧玄岩负责把流到用户侧的缺陷率压到能接受的水平，但工具本身的缺陷清单还得继续补。海思的办法是三层测试用例集，思路简单但执行起来极其恐怖： 第一层，按Verilog语言规范构建用例集，海思工具团队主导，自建用例18万个以上。 第二层，用了一个很难复制的资源：海思每年办工程师考训打榜，几千名工程师围绕同一个设计问题写出几千份不同风格的实现，工具都得跑通，这种用法业界几乎拿不到，海思靠年度打榜攒了三万多份风格各异的实现。 第三层，调用海思真实项目的10万+复杂benchmark，直接对标量产级高压力场景。 三层加起来，覆盖了规范级、写法多样性级、真实项目级的所有场景。这套体系本质上是在“人造历史”——国产EDA缺的那二十年真实使用积累，不可能靠时间等回来，只能靠一套方法把它人工制造出来。 缺陷清单补上之后，工具进入红区做最终量产验证，未通过的就完全不向海思内部设计团队开放。通过验证的工具，接入“桃花岛”高速迭代系统。 桃花岛是数字前端专属的问题单闭环系统。2025年9月至今，合作伙伴通过它发了5000多个版本，月度发版400个以上，单个版本2到3天闭环。作为对比，美国三大家一年发几个大版本加若干补丁。国产工具在海思这条